Quartus II Web Edition Software

Quartus II Web Edition Software是一款非常出色的綜合性PLD/FPGA開發(fā)軟件，內(nèi)置了強(qiáng)大的綜合器和仿真器，可以輕松的完成整個(gè)PLD設(shè)計(jì)流程，因?yàn)樗鼡碛袕?qiáng)大的設(shè)計(jì)能力和直觀易用的接口，所以深受數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎，同時(shí)Quartus II Web Edition Software還支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，可以讓用戶完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程，而且這也是唯一一個(gè)包括一timing closure和基于塊的設(shè)計(jì)流為基本特征的PLD軟件。

軟件功能

1、OpenCL的SDK為沒有FPGA設(shè)計(jì)經(jīng)驗(yàn)的軟件編程人員打開了強(qiáng)大的并行FPGA加速設(shè)計(jì)新世界。
從代碼到硬件實(shí)現(xiàn)，OpenCL并行編程模型提供了最快的方法。與其他硬件體系結(jié)構(gòu)相比， FPGA的軟件編程人員以極低的功耗實(shí)現(xiàn)了很高的性能。
2、Qsys系統(tǒng)集成工具提供對(duì)基于ARM的Cyclone V SoC的擴(kuò)展支持。
現(xiàn)在，Qsys可以在FPGA架構(gòu)中生成業(yè)界標(biāo)準(zhǔn)AMBA AHB和APB總線接口。而且，這些接口符合ARM的TrustZone要求，支持客戶在安全的關(guān)鍵系統(tǒng)資源和其他非安全系統(tǒng)資源之間劃分整個(gè)基于SoC-FPGA的系統(tǒng)。
3、DSP Builder設(shè)計(jì)工具支持系統(tǒng)開發(fā)人員在DSP設(shè)計(jì)中高效的實(shí)現(xiàn)高性能定點(diǎn)和浮點(diǎn)算法。
新特性包括更多的math.h函數(shù)，提高了精度，增強(qiáng)了取整參數(shù)，為定點(diǎn)和浮點(diǎn)FFT提供可參數(shù)賦值的FFT模塊，還有更高效的折疊功能，提高了資源共享能力。
4、效能和性能領(lǐng)先
對(duì)于CPLD、FPGA、SoC和HardCopy? ASIC設(shè)計(jì)，Altera Quartus? II 軟件在性能和效能上是業(yè)界首屈一指的軟件。通過Quartus II 軟件，您無論采用哪種方法設(shè)計(jì)FPGA都會(huì)非常方便。它通過全功能高級(jí)設(shè)計(jì)工具支持復(fù)雜系統(tǒng)的開發(fā)，這一工具提供基于C、基于系統(tǒng)或者基于IP和基于模型的設(shè)計(jì)輸入。Altera的高級(jí)設(shè)計(jì)流程讓您的構(gòu)思更迅速的在硅片中實(shí)
5、新增特性
與Quartus II上一個(gè)版本相比，編譯平均快出了25%，某些設(shè)計(jì)提高了近三倍。此外，在高端領(lǐng)域以及優(yōu)異的邏輯封裝能力方面，與最相近的競爭產(chǎn)品相比，Quartus II Web Edition Software使您的fMAX提高了23%。還有一款新產(chǎn)品是推出了面向OpenCL的Altera? SDK產(chǎn)品*。
OpenCLTM和OpenCL標(biāo)識(shí)是蘋果有限公司的商標(biāo)，使用時(shí)需要經(jīng)過Khronos的授權(quán)。
6、關(guān)鍵新特性
編譯平均快出25%
支持8內(nèi)核多處理
改進(jìn)適配器，實(shí)現(xiàn)了業(yè)界最快的硅片。
比最相近競爭產(chǎn)品更強(qiáng)的邏輯封裝能力
推出面向OpenCL的Altera SDK產(chǎn)品
增強(qiáng)Qsys系統(tǒng)集成工具，包括：
支持ARM? TrustZone?技術(shù)，以及高級(jí)外設(shè)總線(APBTM)和高性能總線(AHBTM)。
支持VHDL總線功能模型(BFM)
收發(fā)器工具包增強(qiáng)功能，包括：
面向Stratix? V FPGA的誤碼檢查
能夠測(cè)量并報(bào)告每一工作收發(fā)器通道的數(shù)據(jù)速率
SignalTap? II邏輯分析器增強(qiáng)功能，包括：
不需要重新編譯，能夠改變基本觸發(fā)工作。
來自Altera SoC硬核處理器系統(tǒng)(HPS)事件的交叉觸發(fā)
為大部分28 nm器件提供編程器目標(biāo)文件(POF)支持
簡化了更新IP內(nèi)核過程
采用新安裝程序，簡化了軟件和器件系列安裝。
7、器件支持
Stratix V：FPGA 除5SGSD6和5SGSD8之外的所有產(chǎn)品器件的最終時(shí)序模型，除Stratix V GT器件之外的所有產(chǎn)品器件功耗模型，為判決反饋均衡提供MegaWizard?支持
Arria V：FPGA 5AGXA5 (190K邏輯單元)、5AGXA7和5AGTC7 (242K邏輯單元)器件的POF支持，5AGXB1、5AGXB3和5AGTD3的最終時(shí)序模型，所有Arria? V GZ器件的最終時(shí)序模型
Cyclone V：FPGA 5CGXC4、5CGXC5, 5CGXC7(M484)、5CGTD5和5CGTD7(M484)器件的POF支持
Cyclone V：SoC 5CSXC6ES和5CSEA6ES (110K邏輯單元)器件的POF支持，后適配VHDL功能仿真支持

軟件特色

1、可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；
2、芯片(電路)平面布局連線編輯；
3、LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；
4、功能強(qiáng)大的邏輯綜合工具；
5、完備的電路功能仿真與時(shí)序邏輯仿真工具；
6、定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；
7、可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；
8、支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；
9、使用組合編譯方式可一次完成整體設(shè)計(jì)流程；
10、自動(dòng)定位編譯錯(cuò)誤；
11、高效的期間編程與驗(yàn)證工具；
12、可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；
13、能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。