Quartus II(綜合性CPLD/FPGA開發(fā)軟件)

Quartus II是Intel Corporation推出的一款綜合性PLD/FPGA開發(fā)軟件，內(nèi)置強大的綜合器和仿真器，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計文件的輸入，可輕松完成從設計輸入到硬件配置的整個PLD設計流程。目前Quartus II Subscription Edition支持面向高端28 nm Stratix V FPGA和SoC的設計、面向支持Stratix V FPGA的設計，設計編譯時間平均縮短50%，提高了設計人員的效率，實現(xiàn)了業(yè)界所有FPGA中最快的Fmax，比起同類競爭產(chǎn)品有兩個速率等級的優(yōu)勢。

軟件特點

1、Quartus II設計軟件也可以自動地從QuartusII仿真器波形文件中創(chuàng)建完整的HDL測試平臺

2、支持高速I/O設計，生成專用I/O緩沖信息規(guī)范（IBIS）模型導入到常用的EDA信號集成工具中。IBIS模型根據(jù)設計中每個管腳的I/O標準設置來定制，簡化第三方工具的分析

3、支持雙核CPU的嵌入

4、可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；

芯片（電路）平面布局連線編輯

5、LogicLock增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊

功能強大的邏輯綜合工具

6、完備的電路功能仿真與時序邏輯仿真工具

7、定時/時序分析與關鍵路徑延時分析

8、可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析

9、支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件

10、使用組合編譯方式可一次完成整體設計流程

11、自動定位編譯錯誤

12、高效的期間編程與驗證工具

13、可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件

14、能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件

軟件功能

1、OpenCL的SDK為沒有FPGA設計經(jīng)驗的軟件編程人員打開了強大的并行FPGA加速設計新世界。

從代碼到硬件實現(xiàn)，OpenCL并行編程模型提供了最快的方法。與其他硬件體系結(jié)構(gòu)相比， FPGA的軟件編程人員以極低的功耗實現(xiàn)了很高的性能。

2、Qsys系統(tǒng)集成工具提供對基于ARM的Cyclone V SoC的擴展支持。

現(xiàn)在，Qsys可以在FPGA架構(gòu)中生成業(yè)界標準AMBA AHB和APB總線接口。而且，這些接口符合ARM的TrustZone要求，支持客戶在安全的關鍵系統(tǒng)資源和其他非安全系統(tǒng)資源之間劃分整個基于SoC-FPGA的系統(tǒng)。

3、DSP Builder設計工具支持系統(tǒng)開發(fā)人員在DSP設計中高效的實現(xiàn)高性能定點和浮點算法。

新特性包括更多的math、h函數(shù)，提高了精度，增強了取整參數(shù)，為定點和浮點FFT提供可參數(shù)賦值的FFT模塊，還有更高效的折疊功能，提高了資源共享能力。

4、效能和性能領先

對于CPLD、FPGA、SoC和HardCopy? ASIC設計，Altera Quartus? II 軟件在性能和效能上是業(yè)界首屈一指的軟件。通過Quartus II 軟件，您無論采用哪種方法設計FPGA都會非常方便。它通過全功能高級設計工具支持復雜系統(tǒng)的開發(fā)，這一工具提供基于C、基于系統(tǒng)或者基于IP和基于模型的設計輸入。Altera的高級設計流程讓您的構(gòu)思更迅速的在硅片中實5、新增特性

與Quartus II軟件v12、1相比，編譯平均快出了25%，某些設計提高了近三倍。此外，在高端領域以及優(yōu)異的邏輯封裝能力方面，與最相近的競爭產(chǎn)品相比，Quartus II Subscription Edition使您的fMAX提高了23%。還有一款新產(chǎn)品是推出了面向OpenCL的Altera? SDK產(chǎn)品*。

OpenCLTM和OpenCL標識是蘋果有限公司的商標，使用時需要經(jīng)過Khronos的授權。

6、關鍵新特性

編譯平均快出25%

支持8內(nèi)核多處理

改進適配器，實現(xiàn)了業(yè)界最快的硅片。

比最相近競爭產(chǎn)品更強的邏輯封裝能力

推出面向OpenCL的Altera SDK產(chǎn)品

增強Qsys系統(tǒng)集成工具，包括：

支持ARM? TrustZone?技術，以及高級外設總線（APBTM）和高性能總線（AHBTM）。

支持VHDL總線功能模型（BFM）

收發(fā)器工具包增強功能，包括：

面向Stratix? V FPGA的誤碼檢查

能夠測量并報告每一工作收發(fā)器通道的數(shù)據(jù)速率

SignalTap? II邏輯分析器增強功能，包括：

不需要重新編譯，能夠改變基本觸發(fā)工作。

來自Altera SoC硬核處理器系統(tǒng)（HPS）事件的交叉觸發(fā)

為大部分28 nm器件提供編程器目標文件（POF）支持

簡化了更新IP內(nèi)核過程

采用新安裝程序，簡化了軟件和器件系列安裝。

7、器件支持

Stratix V：FPGA 除5SGSD6和5SGSD8之外的所有產(chǎn)品器件的最終時序模型，除Stratix V GT器件之外的所有產(chǎn)品器件功耗模型，為判決反饋均衡提供MegaWizard?支持

Arria V：FPGA 5AGXA5 （190K邏輯單元）、5AGXA7和5AGTC7 （242K邏輯單元）器件的POF支持，5AGXB1、5AGXB3和5AGTD3的最終時序模型，所有Arria? V GZ器件的最終時序模型

Cyclone V：FPGA 5CGXC4、5CGXC5, 5CGXC7（M484）、5CGTD5和5CGTD7（M484）器件的POF支持

Cyclone V：SoC 5CSXC6ES和5CSEA6ES （110K邏輯單元）器件的POF支持，后適配VHDL功能仿真支持