synplify pro 2019

synplify是由世界領(lǐng)先的軟件和IP設(shè)計，驗證和制造電子元件和系統(tǒng)的使用的Synopsys公司推出的綜合工具，能夠提供用戶一個高品質(zhì)，高性能和易于使用的FPGA實現(xiàn)和調(diào)試環(huán)境，采用FPGA工具套件能夠增益設(shè)計師快速進入超結(jié)果為復(fù)雜的FPGA，面積優(yōu)化成本和降低功耗，自動化軟錯誤緩解，分層設(shè)計能力和多FPGA廠商的支持。不僅僅如此，synplify還涵蓋了可編輯洛期間的綜合，驗證，調(diào)試，物理綜合及原型驗證等領(lǐng)域。

相比較于傳統(tǒng)的綜合工具，synplify要快上5~10倍，軟件上的所有產(chǎn)品都支持業(yè)界標準設(shè)計語言(VHDL和Verilog)并且能夠應(yīng)用于最多的通用操作系統(tǒng)之上，而且synplify在通訊、半導(dǎo)體、航空/航天、計算機等諸多領(lǐng)域都有著廣泛的應(yīng)用。小編提供的是synplify pro 2019，此版本用戶可免費使用，歡迎下載支持！

軟件特色

1、為復(fù)雜可編程邏輯設(shè)計提供了優(yōu)秀的HDL綜合解決方案；

2、包含了BEST算法對設(shè)計進行整體優(yōu)化；

3、自動對關(guān)鍵路徑做Retiming，可以提高性能高達25%；

4、支持VHDL和Verilog的混合設(shè)計輸入，并支持網(wǎng)表*.edn文件的輸入；

5、增強了對System Verilog的支持；

6、Pipeline功能提高了乘法器和ROM的性能；

7、有限狀態(tài)機優(yōu)化器可以自動找到最優(yōu)的編碼方法；

8、在timing報告和RTL視圖及RTL源代碼之間進行交互索引；

9、自動識別RAM，避免了繁復(fù)的RAM例化。

主要功能

集成了Synplify Pro所有的優(yōu)化選項，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了專利的Graph-Based Physical Synthesis綜合技術(shù)，并提供Floor Plan選項，是業(yè)界領(lǐng)先的FPGA物理綜合解決方案，能把高端FPGA性能發(fā)揮到最好；從而可以輕松應(yīng)對復(fù)雜的高端FPGA設(shè)計和單芯片ASIC 原型驗證。

這些特有的功能包括：

全面兼容ASIC代碼；

支持Gated Clock的轉(zhuǎn)換；

支持Design Ware的轉(zhuǎn)換。

同時，因為整合了在線調(diào)試工具Identify，極大的方便了用戶進行軟硬件協(xié)同仿真，確保設(shè)計一次成功，從而大大縮短了整個軟硬件開發(fā)和調(diào)試的周期。

Identify是唯一的RTL級調(diào)試工具，能夠在FPGA運行時對其進行實時調(diào)試，加快整個FPGA驗證的速度。Identify軟件有Instrumentor和Debugger兩部分。

在調(diào)試前，通過Instrumentor設(shè)定需要觀測的信號和斷點信息，然后進行綜合，布局布線。最后，通過Debugger進行在線調(diào)試。

Synplify Premier HDL Analyst提供優(yōu)秀的代碼優(yōu)化和圖形化分析調(diào)試界面；

Certify 確保客戶在使用多片F(xiàn)PGA進行ASIC/SoC驗證時快速而高效地完成工作；

現(xiàn)在Synopsys 又推出了基于DSP算法的代碼產(chǎn)生和綜合工具Synplify DSP，架起了算法驗證和RTL代碼實現(xiàn)之間的橋梁；

HAPS是高性能的ASIC原型驗證系統(tǒng)，大大減少了一次流片成功的風(fēng)險及節(jié)省了產(chǎn)品推向市場時間。